半导体工艺速学指南

两条路线，按剩余时间选：

• 60 分钟速览（考前突击）：只读第 0 章引言，再读每章开头的"一句话定位"和末尾的"自测清单"。目标是建立整体框架，保证考试时不至于完全看不懂题干。
• 3 天精读（推荐）：第 1 天读第 0–5 章（总览、物理、衬底、氧化扩散注入），第 2 天读第 6–11 章（光刻、刻蚀、薄膜、CMP），第 3 天读第 12–19 章（集成、可靠性、量测良率、封装测试、异常排查），每读完一章就去做对应模块的练习题。

符号约定：公式全部用普通字符书写（如 R = k1·λ/NA），不依赖任何公式渲染器，任何设备上都能正常显示。κ 读作"介电常数"，∝ 表示"成正比"，≈ 表示"约等于"。

重要提醒：本指南内容为原创学习资料，题目为训练材料，不是任何公司的官方真题。

一句话定位

一颗芯片从图纸到装进手机，要经过设计 → 晶圆制造 → 封装测试三大环节，再以芯片产品进入各类应用。晶圆制造是产业链的核心环节，而制造工艺就是这一环节的心脏——这份指南讲的全部内容都发生在这里。

核心概念

产业链全景

• 设计：用 EDA（Electronic Design Automation，电子设计自动化）工具、硬件描述语言完成规格制定和电路设计，产出版图；版图经光刻掩膜版进入制造环节。
• 晶圆制造：把版图"印"到硅片上，是资本最密集、技术门槛最高的环节。内部包括硅片制备，以及氧化、光刻、刻蚀、沉积、离子注入、CMP（Chemical Mechanical Polishing，化学机械抛光）、清洗等几百道工序的循环。
• 封装测试：晶圆下线后先在探针台上做晶圆测试（wafer sort），再用测试机和分选机完成成品测试分档，最后封装成可用的芯片。
• 芯片产品：按功能分为存储、逻辑 IC（Integrated Circuit，集成电路）、微处理器、模拟电路、分立器件、传感器、光电子器件、功率器件等。
• 下游应用：消费电子、通信、汽车电子、工业控制、PC/平板、AI 等。

产业链逻辑：为什么工艺是核心

• 设备体现工艺水平：光刻机、刻蚀机、薄膜与清洗设备是晶圆制造的基础，工艺进步与设备进步互相驱动。
• 材料决定工艺精度：CMP 抛光液、光刻胶、超净高纯试剂、特种气体等关键材料直接影响晶圆平整度、图形精度与良率。
• 制造是价值核心：成熟制程要稳定量产、满足多样化芯片需求；先进制程直接决定芯片的性能与功耗上限。
• 封测提升芯片价值：先进封装（2.5D/3D、Chiplet 芯粒）在摩尔定律放缓后承担"继续提升系统性能"的角色。
• 应用拉动迭代：消费、汽车、通信、工控、AI 的多样化需求，反向推动设备和工艺持续升级。

每一步工艺都有"设备 + 材料"在支撑

主线八步

芯片制造的本质，是在一块硅片上反复做四件事：加一层膜、把图形画上去、把不要的部分去掉、改变材料性质。这一章讲清楚这些动作按什么顺序发生，以及为什么必须是这个顺序。

1. 衬底准备：单晶硅锭切成晶圆，抛光到原子级平整。
2. 隔离：先用 STI（Shallow Trench Isolation，浅沟槽隔离）把每个晶体管的活动区域圈起来，互不干扰。
3. 阱与栅：注入形成 N 阱/P 阱，再做出栅极堆叠（栅氧 + 栅极）。
4. 源漏：注入或外延形成源极和漏极，退火激活。
5. 接触（MOL）：打接触孔，填金属塞，把晶体管接到第一层金属。
6. 互连（BEOL）：一层层做通孔和金属线，把所有晶体管连成电路。
7. 钝化：表面盖保护层，留出焊盘。
8. 测试与封装：晶圆测试（wafer sort）→ 划片 → 封装 → 成品测试。

FEOL / MOL / BEOL 三个区段

• FEOL（Front End Of Line，前道）：从衬底到源漏完成，包含所有高温工序（氧化、退火、外延）。晶体管在这里成形。
• MOL（Middle Of Line，中道）：接触孔与钨塞，连接晶体管与第一层金属。
• BEOL（Back End Of Line，后道）：多层铜互连与低 k 介质。全部低温（一般低于 400 °C）。

为什么必须"先高温、后金属"

这是整个工艺顺序的核心约束。FEOL 需要 800–1100 °C 的氧化、退火、外延；BEOL 用的是铜和低 k 聚合物，铜熔点 1085 °C 但低温下就会快速扩散，低 k 材料几百摄氏度就会分解。所以一旦进入 BEOL，温度上限被死死锁住。这就是热预算：前面用掉多少高温额度，后面就少多少。

一层图形 = 一轮循环

绝大多数工序都是同一个循环：光刻（涂胶、曝光、显影）→ 刻蚀或注入 → 去胶 → 清洗。做一层图形就叫"一层掩模"，先进逻辑工艺有 60–80 层掩模，每层都要套刻对准，所以制造周期长达两三个月。

关键数量关系

• 总工序数 ≈ 掩模层数 ×（5～10）：一层掩模通常对应 5–10 道工序（清洗、涂胶、曝光、显影、刻蚀、去胶、量测……）。
• 热预算可以用"温度×时间"粗略衡量：同样效果，高温短时间（RTA）比低温长时间（炉管）对已形成的掺杂分布破坏更小。

常见题型与答题要点

• 顺序题（单选）：问"下列工序先后顺序"或"哪一步在 BEOL 完成"。答题要点是抓住"高温在前、金属在后"这条主线。
• 归类题（多选）：问"哪些属于 FEOL / BEOL"。栅氧、侧墙、源漏外延属于 FEOL；铜大马士革、低 k 介质、钝化属于 BEOL；接触孔和钨塞属于 MOL。
• 产业链题（单选/多选）：问"光刻机/离子注入机属于哪个环节""抛光液、光刻胶、掩膜版分别对应哪道工序"。按上面的"设备 + 材料"对照表直接落位。
• 原因题（多选）：问"为什么 BEOL 温度受限"。答：铜扩散、低 k 材料热稳定性、以及要保护已形成的浅结。

易混淆点

• "MOL 算前道还是后道"：自成一档，答题时若选项只给 FEOL/BEOL 二选一，接触孔通常归 BEOL 侧（因为它用金属），但从热预算角度它仍属"金属之前"。
• "栅极是 FEOL 还是 BEOL"：栅极堆叠属 FEOL，因为要经历后续高温激活退火。
• "STI 在阱之前还是之后"：通常先做 STI 再做阱注入，避免注入的杂质被隔离工序的高温重新分布。
• "掩膜版属于设计还是制造"：掩膜版（光罩）是设计与制造之间的桥梁，由设计版图制成、在光刻环节使用；题目问"EDA 工具属于哪个环节"时选设计。

自测清单

1. 能否不看资料，按顺序说出从衬底到封装的八个主要步骤？
2. 产业链三大环节各自的核心产出是什么？为什么说晶圆制造是产业链的核心环节？
3. 为什么铜互连必须在所有高温工序之后？
4. 一层掩模大致对应哪些工序？为什么先进工艺的制造周期以月计？

一句话定位

这一章是后面所有工艺章节的"物理底座"。工艺参数（温度、剂量、厚度、应力）之所以能影响器件性能，全靠这一章的几个概念串起来。

核心概念

硅为什么能做半导体

硅是四价元素，每个原子与四个邻居形成共价键。常温下绝大部分电子被锁在键里，只有极少数被热激发到导带，所以本征硅导电能力很弱。掺杂就是故意掺入杂质打破平衡：

• 掺五价元素（磷 P、砷 As）→ 多出一个自由电子 → N 型（电子为多数载流子）。
• 掺三价元素（硼 B）→ 少一个电子形成空穴 → P 型（空穴为多数载流子）。

能带与禁带宽度

价带（电子被束缚）与导带（电子可自由移动）之间是禁带。硅的禁带宽度 Eg ≈ 1.12 eV（室温），锗约 0.66 eV，砷化镓约 1.42 eV。禁带越窄，本征载流子越多，越容易漏电——这是硅能在高温下工作的原因之一。

费米能级

费米能级可以理解为"电子填充水平线"。本征硅在禁带中央；掺入施主（N 型）后上移靠近导带；掺入受主（P 型）后下移靠近价带。工艺上的掺杂浓度变化，本质就是在移动这条线。

载流子与迁移率

• 电子迁移率高于空穴（硅中电子约 1350 cm²/V·s，空穴约 480 cm²/V·s），所以 PMOS（P 沟道 MOS）天生比 NMOS（N 沟道 MOS）慢，需要靠加大宽度或应力工程补偿。
• 迁移率会被散射拉低，主要有三类：声子散射（温度越高越严重）、库仑散射（掺杂浓度越高越严重）、表面粗糙度散射（栅氧界面越粗糙越严重）。这解释了"为什么高温下器件反而变慢"。

PN 结

P 型和 N 型接触后，交界处载流子互相扩散并复合，留下不能移动的离子，形成耗尽层和内建电势。正偏时耗尽层变窄、电流大增；反偏时耗尽层变宽、只有很小的漏电流。MOSFET 的源漏和衬底之间就是 PN 结，反偏保证器件隔离。

MOS 电容与阈值电压

在硅表面盖上氧化层再放一块金属，就是 MOS（Metal-Oxide-Semiconductor，金属-氧化物-半导体）电容。加正栅压时，表面电子被吸引聚集，先耗尽、再反型，形成导电沟道。阈值电压 Vth 就是"刚好形成强反型沟道"的临界栅压，它是增强型 MOSFET 最关键的参数。

体效应：源极与衬底短接时 Vth 是标称值；若衬底接负压（NMOS），源-衬底 PN 结反偏加深，耗尽层电荷增多，需要更大栅压才能反型，Vth 升高。

亚阈值摆幅 S.S.

栅压低于 Vth 时电流并未立刻归零，而是按指数下降。亚阈值摆幅定义为"漏电流变化一个数量级所需的栅压变化"，单位 mV/dec。室温理论极限约 60 mV/dec，这是 MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管）无法在低压下继续降压的根本原因（所以后来出现了 FinFET 鳍式晶体管、GAA 全环绕栅极等新结构）。

关键数量关系

• 热电压 kT/q：室温约 26 mV。亚阈值摆幅的理论极限 = (kT/q)·ln10 ≈ 60 mV/dec。
• 短沟道效应：沟道越短，漏端电场越容易"穿透"到源端，导致 Vth 下降（roll-off）和漏致势垒降低（DIBL）。

常见题型与答题要点

• 概念辨析题（单选）：问"阈值电压的物理含义"。答"形成反型沟道的临界栅源电压"，不要选夹断电压、穿通电压、击穿电压。
• 趋势题（单选）：问"衬底反偏时 Vth 如何变化"。抓住"耗尽层电荷增加 → 需要更大栅压"。
• 极限题（单选）：问亚阈值摆幅室温极限。记 60 mV/dec。
• 多选题：问"哪些散射机制会降低迁移率"。三类散射 + 高掺杂 + 粗糙界面都要选。

易混淆点

• 本征费米能级 vs 费米能级：本征是"未掺杂时"的位置（禁带中央附近），掺杂后费米能级偏离它。
• 耗尽 vs 反型：耗尽是载流子被赶走，反型是出现相反类型的载流子并形成沟道。
• "电子迁移率高"≠"电子跑得快"：迁移率是单位电场下的漂移速度，与电场强度、有效质量、散射都有关。

自测清单

1. 掺磷和掺硼分别得到什么类型的半导体？多数载流子是什么？
2. 为什么 PMOS 通常比 NMOS 慢？工艺上有哪些补偿手段？
3. 衬底偏置为什么会让阈值电压升高？
4. 亚阈值摆幅的物理极限是多少，它限制了什么？

一句话定位

所有工艺都发生在硅片上，衬底的质量决定了后面所有工序的起点。

核心概念

从沙子到单晶

• 提纯：冶金级硅 → 三氯硅烷 → 化学气相沉积得到电子级多晶硅，纯度要求 99.9999999%（9N）以上。
• 单晶生长：主流是直拉法（CZ，Czochralski）——把籽晶浸入熔硅，缓慢旋转上拉，得到圆柱形单晶锭。另一种是区熔法（FZ），用射频线圈局部熔化区缓慢移动，纯度更高、氧含量更低，但成本高、大直径难做，多用于功率器件。
• 切片与抛光：切片 → 倒角 → 研磨 → 化学腐蚀 → 抛光（CMP）得到镜面晶圆。

晶向为什么重要

硅是金刚石结构，不同晶面原子排列密度不同：

• (100)：表面态密度低、载流子迁移率高，是 CMOS 的标准选择。
• (111)：原子最密排，氧化速率最快，湿法刻蚀各向异性明显（KOH 刻蚀会停在这个面）。
• (110)：原子密度和刻蚀特性介于两者之间。

晶向影响氧化速率、刻蚀形貌、外延质量和迁移率，所以选错晶向整批片子都白做。

外延（Epitaxy）

在衬底上再长一层单晶硅，叫外延层。好处是：外延层缺陷密度更低、掺杂浓度可以独立设定（可以做低掺杂外延层配高掺杂衬底，兼顾击穿电压和电阻率），也可以长 SiGe、SiC 等异质材料。

SOI（绝缘体上硅）

在硅片内部埋一层氧化层（BOX，Buried Oxide，埋氧层），器件做在上层薄硅里。优点：寄生结电容大幅减小（速度快、功耗低）、彻底消除闩锁效应、抗辐照。代价：晶圆贵、散热差、浮体效应。

晶圆尺寸

主流是 300 mm（12 英寸），其次 200 mm。尺寸越大，单片能出的芯片越多，摊薄到单颗芯片的成本越低——这是产业不断追求大尺寸的唯一原因。

常见晶体缺陷

• 点缺陷：空位、自间隙原子。
• 位错：线缺陷，会形成漏电通道。
• 层错、孪晶：面缺陷。
• COP（晶体原生空洞）：CZ 生长中形成的空洞，是栅氧击穿的隐患。
• 滑移线：热应力造成的宏观缺陷。

关键数量关系

• 原子密度换算：硅晶格常数约 0.543 nm，可估算表面原子密度（(100) 面约 6.8×10¹⁴ atoms/cm²）——这解释了为什么离子注入的剂量单位是 atoms/cm²，因为它本来就是"每平方厘米打进多少个原子"。

常见题型与答题要点

• 方法辨析（单选）：CZ 和 FZ 的区别。CZ 主流、成本低、含氧；FZ 纯度高、直径小。
• 晶向题（单选）：CMOS 用 (100) 的原因——低界面态、高迁移率。
• 缺陷归类（多选）：哪些缺陷会导致漏电或栅氧击穿。
• SOI 优缺点（多选）：抗闩锁、低寄生电容是优点；成本高、散热差、浮体效应是缺点。

易混淆点

• 纯度 9N 说的是化学纯度，单晶性说的是晶体结构完整性，两者是不同维度。
• 外延层不等于多晶硅：外延是单晶的延续，多晶硅是 IC 里的另一种材料（用于栅极、电阻）。

自测清单

1. CZ 和 FZ 各适合什么场景？
2. 为什么 CMOS 用 (100) 晶向？
3. SOI 的三大优点和三大代价分别是什么？

一句话定位

氧化是 FEOL 里最基础也最经典的单元工艺之一。它长出栅氧、做隔离、当掩蔽层，也是理解"扩散控制 vs 反应控制"最好的例子。

核心概念

氧化层有什么用

• 栅氧：栅极与沟道之间的绝缘层，决定 Vth、漏电和可靠性，是器件最关键的膜之一。
• 场氧/衬垫氧化：隔离器件、圆滑沟槽拐角。
• 掩蔽层：二氧化硅能阻挡多数杂质扩散穿透（但对硼较差）。
• 牺牲氧化：先长一层氧化层再腐蚀掉，用来带走表面损伤和污染。
• 硬掩模：厚的氧化层可以在刻蚀中保护底下材料。

干氧 vs 湿氧

• 干氧（O₂）：速率慢，但膜致密、界面态少，用于栅氧。
• 湿氧（H₂O 蒸气）：速率快约 10 倍（水在二氧化硅中的扩散和溶解度都远高于氧气），但膜相对疏松、含羟基质，多用于厚氧化层（场氧、掩蔽层）。

Deal-Grove 模型

这是热氧化的经典模型。物理图像是两步串联：氧化剂先扩散穿过已有氧化层，再到硅表面发生反应。

• 薄氧化层：扩散路程短，瓶颈在界面反应，厚度随时间线性增长。
• 厚氧化层：扩散路程长，瓶颈变成氧化剂穿过氧化层的扩散，厚度随时间抛物线增长。
• τ（初始厚度修正项）：晶圆在进炉前已经有一层自然氧化层，所以薄氧化阶段不能按"零初始厚度"算，这个修正项本质是给时间加一个偏移。

影响氧化速率的因素

氧化会消耗硅

每长 1 单位厚度的二氧化硅，大约消耗 0.44 单位厚度的硅（因为硅的原子密度不同）。做薄栅氧时这个量级不能忽略，计算最终硅表面位置时必须算进去。

掩蔽能力

氮化硅（Si₃N₄）阻挡氧扩散的能力远好于氧化硅，所以 LOCOS（LOCal Oxidation of Silicon，硅局部氧化）和 STI 都用氮化硅做掩蔽，只在暴露的硅表面生长氧化层。

热预算

每一步高温都会让已经注入的杂质进一步扩散、让浅结变深、让应力松弛。所以先进工艺的共识是：在满足激活和致密化的前提下，尽量降低温度、缩短时间。这正是 RTA（快速热退火）替代长时炉退火的原因。

关键数量关系

• Deal-Grove 公式：x² + A·x = B·(t + τ)，其中 x 是氧化层厚度，t 是时间，τ 是初始厚度修正项。
  • 薄氧化层（x 远小于 A）：化简为 x ≈ (B/A)·(t + τ)，线性规律。
  • 厚氧化层（x 远大于 A）：化简为 x² ≈ B·t，抛物线规律。
• 硅消耗关系：t_Si ≈ 0.44 · t_ox。
• Arrhenius：所有热激活过程的速率都可以写成 rate = rate0 · exp(−Ea/kT)。

常见题型与答题要点

• 模型辨析（单选）：问"厚氧化层速率受什么控制"。答"氧化剂在已有氧化层中的扩散"，不要选"界面反应"（那是薄氧化层）。
• 修正项（单选）：问引入 τ 的作用。答"薄氧化阶段有效时间偏移"，不要说"改变厚氧化层规律"。
• 比较题（单选）：干氧 vs 湿氧的速率、致密性、用途对比。
• 工艺设计题（多选）：问"降低热预算的手段"，答 RTA、激光退火、降低温度/时间。

易混淆点

• "线性规律是反应控制"：线性对应界面反应限制（薄氧化层、低温）；抛物线对应扩散限制（厚氧化层、长时间）。
• "氧化速率快不等于质量好"：湿氧快但栅氧必须用干氧，因为界面态和致密度要求更高。
• 氮化硅既能掩蔽氧化也能做侧墙和 CESL，注意题目问的是哪个用途。

自测清单

1. 写出 Deal-Grove 公式，并说明薄氧化层和厚氧化层分别化简成什么规律。
2. 为什么栅氧必须用干氧而不是湿氧？
3. 长 10 nm 氧化层会消耗多少硅？
4. 什么是热预算？为什么先进工艺偏爱 RTA？

一句话定位

扩散是掺杂的"老办法"，今天主要用于驱入、激活和退火。它的数学形式（Fick 方程、Arrhenius）在整个半导体工艺里反复出现。

核心概念

扩散的微观机制

• 间隙式扩散：杂质原子在晶格间隙里跳，速度快（如硼、氧、铁）。
• 替位式扩散：杂质占据硅原子的格点，必须借助空位才能移动，速度慢（如磷、砷）。
• kick-out / 配对扩散：杂质与间隙硅原子交换位置，是高浓度扩散的重要机制。

Fick 定律

• 第一定律：通量正比于浓度梯度，方向从高浓度指向低浓度。
• 第二定律：浓度随时间的演化 = 通量的散度（扩散方程）。

两种典型解，对应两道典型工序

这两道工序常连续使用：先用预沉积把杂质送进去，再用驱入推进到目标深度。

Arrhenius 关系与激活能

扩散系数 D = D0 · exp(−Ea/kT)。激活能 Ea 越大，扩散系数对温度越敏感——温度升高同样幅度，Ea 大的杂质扩散系数变化更剧烈。这是常考的反直觉点。

浓度依赖扩散

高浓度时扩散系数不再是常数：

• 高浓度磷扩散系数随浓度增大而增大，分布会变得接近箱型（陡峭的前沿）。
• 由此产生发射极推进效应：高浓度磷区的异常快速扩散会把发射极结推得更深。

固溶度与电激活

退火不是为了"把杂质推进去"，而是为了让杂质进入晶格格点、变成能贡献载流子的状态（电激活）。如果化学剂量超过该温度下的固溶度，多余的原子会形成团簇或析出相，不贡献载流子，于是"电激活率低于化学剂量"。

退火的三重目的

1. 激活杂质（替位化）。
2. 修复离子注入造成的晶格损伤——非晶层靠固相外延（SPER，Solid Phase Epitaxial Regrowth，固相外延再生长）恢复。
3. 致密化 / 改善界面（如高 k 后退火）。

RTA（快速热退火）

用灯管加热，几秒到几十秒完成升降温。优势：热预算低、抑制杂质过度扩散、保护超浅结。代价：温度均匀性和重复性控制难度更高。

关键数量关系

• Fick 第一定律：J = −D · (∂C/∂x)。
• Fick 第二定律：∂C/∂t = D · (∂²C/∂x²)。
• 扩散特征长度：L = √(D·t)。t 增大 4 倍，扩散长度只增大 2 倍——这是"退火时间不能简单按比例缩短"的原因。
• 少子扩散长度：L = √(D·τ)，τ 是少子寿命；τ 增大 → L 增大（且是平方根关系）。
• Arrhenius：D = D0 · exp(−Ea/kT)。
• 爱因斯坦关系：D/μ = kT/q，联系扩散系数与迁移率，适用于非简并半导体。

常见题型与答题要点

• 分布判断（单选）：预沉积 → 余误差函数；驱入 → 高斯函数。这是高频考点。
• 趋势判断（单选）："Ea 大的杂质对温度更敏感"要选；"D 不变、τ 增大则 L 增大（平方根）"要选。
• 多选：RTA 的优势（低热预算、抑制扩散、超浅结），但不要选"提高光刻分辨率"——退火和光刻分辨率无关，这是常见干扰项。
• 固溶度题：超过固溶度 → 形成团簇/析出 → 电激活率下降。

易混淆点

• "预沉积"和"驱入"的浓度分布容易记反。记忆法：预沉积=表面浓度恒定（恒定→余误差）；驱入=总量固定（固定总量→高斯）。
• "激活"和"扩散"是退火的两个不同后果，题目问"主要目的"时按语境选；注入后退火的首要目的是修复损伤并激活。
• 爱因斯坦关系不适用于简并半导体（需修正费米能级）。

自测清单

1. 预沉积和驱入分别得到什么浓度分布？为什么？
2. 为什么说激活能大的杂质"温度敏感"？
3. 化学剂量超过固溶度会发生什么？
4. RTA 相比炉管退火的核心优势是什么？

一句话定位

离子注入是现代掺杂的主力手段：把杂质离子加速后直接"打"进硅里。它取代扩散成为主流的原因是精确、低温、可重复。

核心概念

为什么用注入而不是扩散

• 剂量精确可控：直接由束流和时间的积分决定。
• 低温：晶圆本身不加热，光刻胶就能当掩模。
• 深度由能量决定：调节加速电压就能设定射程，不必靠温度和时间。
• 可重复性好：适合大批量生产。
• 横向扩散小：离子几乎垂直入射，侧向扩散远小于扩散工艺。

四个核心参数

能量升高会发生什么（高频考点）：同种离子、同样剂量下，能量从 20 keV 升到 80 keV：

• Rp 增大（打得更深）；
• 分布纵向展宽（ΔRp 增大）；
• 因为总剂量不变而分布变宽，峰值浓度降低。

沟道效应（channeling）

硅是晶体，某些晶向（如 (100)、(110)）的原子排列形成了"通道"。如果离子恰好沿通道方向入射，就会像走空走廊一样几乎不碰撞，穿得远比预期深，形成一条长尾巴。抑制手段：

• 倾斜约 7°（最常用）：让入射方向不再平行于沟道方向。题目问"为什么倾斜 7°"，答案就是抑制沟道效应，不要选"改善冷却""控制胶厚"之类。
• 旋转晶圆：配合倾斜，打乱对准。
• 屏幕氧化层：让离子在进入硅之前先发生散射。
• 预非晶化注入（如 Si、Ge）：先把表面晶格打乱成非晶态，通道自然消失。

损伤与退火

注入会撞坏晶格。轻则产生点缺陷，重则形成非晶层。退火时非晶层从底部单晶界面向上固相外延（SPER）恢复。若损伤过重、退火不充分，会留下残余缺陷或形成位错环。

超浅结（USJ，Ultra-Shallow Junction）

先进器件的源漏延伸区只有几纳米深，做法是：低能注入 + 预非晶化 + 尖峰/激光退火。低能保证射程浅，预非晶化消除沟道尾巴，极短时间退火在激活的同时抑制扩散。

固溶度限制

注入的化学剂量可以很高，但退火后能真正贡献载流子的量受固溶度限制。超高剂量 + 退火 → 多余原子形成团簇/析出 → 电激活率低于化学剂量。

关键数量关系

• 剂量单位是 atoms/cm²（不是 atoms/cm³）。后者是掺杂浓度。这是单选题的送分点也是陷阱点。
• 峰值浓度估算：n_peak ≈ D / (√(2π) · ΔRp)，即剂量越集中（ΔRp 小）峰值越高。

常见题型与答题要点

• 单位题（单选）：剂量 = atoms/cm²，浓度 = atoms/cm³，束流 = 电流（A 或 mA）。
• 趋势题（单选）：能量↑ → Rp↑、ΔRp↑、峰值浓度↓。
• 目的题（单选）：倾斜 7° 是为了抑制沟道效应。
• 多选：抑制沟道效应的措施（倾斜、旋转、屏幕氧化层、预非晶化），不要选"提高真空度"——真空度影响束流传输和污染，不是沟道效应的直接手段。
• 工艺整合题：超浅结的手段组合。

易混淆点

• "剂量"和"浓度"：剂量是面密度（每平方厘米多少原子），浓度是体密度（每立方厘米多少原子）。
• "BF₂"和"B"：BF₂⁺ 分子离子质量大，同样的加速电压下每个硼原子分到的能量更低，等效于低能硼注入，所以它常用于浅 p 型注入。这是常考的巧思。
• "预非晶化的副作用"：抑制沟道的同时会引入更重损伤，必须靠退火修复。
• 离子注入的横向扩散虽小但不为零，做超短沟道时必须考虑。

自测清单

1. 剂量和浓度的单位分别是什么？
2. 能量升高时 Rp、ΔRp、峰值浓度各自怎么变？
3. 说出四种抑制沟道效应的方法。
4. BF₂ 相比 B 有什么工艺优势？

一句话定位

光刻是"把设计图形印到晶圆上"的工序，也是整个芯片制造中成本最高、决定最小尺寸的环节。先进工艺里一层 EUV 光刻的成本可以买下几十道其他工序。

核心概念

基本流程

涂底胶（增强粘附）→ 旋涂光刻胶 → 前烘 → 曝光（掩模图形投影到胶上）→ 后烘（PEB）→ 显影（溶解掉曝光或未曝光部分）→ 检查 → 后续刻蚀或注入 → 去胶。

正胶 vs 负胶

• 正胶：曝光部分被显影液溶解。分辨率更高、对比度更好，是主流。
• 负胶：曝光部分交联固化留下来。粘附性好、耐刻蚀，但显影时胶会溶胀，分辨率受限，多用于厚胶和特殊场景。

三个决定分辨率的因素

R = k1 · λ / NA

想做出更小的线条，只有三条路：

1. 缩短波长 λ：g 线 436 nm → i 线 365 nm → KrF（氟化氪激光）248 nm → ArF（氟化氩激光）193 nm → EUV（Extreme Ultraviolet，极紫外）13.5 nm。
2. 提高数值孔径 NA（Numerical Aperture）：NA = n·sinθ。干式光刻上限 NA < 1.0；193i 浸没光刻在镜头与晶圆之间加入去离子水，水的折射率约 1.44，使 NA 可以做到 1.35 左右——波长仍然是 193 nm，靠提高 n 突破了干式的极限。
3. 降低 k1：靠分辨率增强技术（RET）。

为什么 193i 用水

水对 193 nm 波长吸收低、折射率约 1.44、与光刻胶和镜头材料相容、易获得高纯度、易去除。这几点让水成为唯一实用的浸没介质。注意：193i 的波长没有变，改善分辨率的机制是提高 NA，这是常见干扰项。

景深（DOF）

DOF = k2 · λ / NA²

NA 提高虽然改善分辨率，但景深按 NA 的平方下降。所以 193i 对晶圆平整度要求极高——这也是为什么必须用 CMP 做全局平坦化（第 11 章）。分辨率和景深是一对不可兼得的矛盾，这是光刻最核心的工程权衡。

后烘（PEB）与化学放大胶

化学放大胶（CAR，Chemically Amplified Resist）里含有光酸产生剂，曝光后产生酸，酸在后烘阶段催化脱保护反应，一个光子能引发大量化学反应，因此灵敏度极高。但酸会扩散，PEB 温度和时间直接影响酸的扩散范围，从而影响线宽（CD，Critical Dimension，临界尺寸）——这是 PEB 温度必须严格控制的根本原因。

抗反射层（BARC / TARC）

• 光在胶/衬底界面反射，与入射光干涉形成驻波效应，让胶内光强沿厚度周期性变化，显影后侧壁出现波浪纹。
• 底部抗反射层（BARC，Bottom Anti-Reflective Coating）涂在胶下面吸收透射光，是主流方案。
• 顶部抗反射层（TARC，Top Anti-Reflective Coating）在胶上面，用处有限。
• 反射还造成反射性缺口（reflective notching）和 CD 随衬底起伏变化。

套刻（overlay）

套刻是"这一层图形和上一层对不对得准"。误差来源：对准系统精度、透镜畸变、晶圆形变、工件台精度、工艺引起的图形偏移。注意：显影液温度影响的是 CD，不是套刻——这是多选常设的干扰项。

套刻超预算的后果：接触孔/通孔错位 → 开路、短路、接触电阻异常。

CD 的控制手段：曝光剂量（剂量大→正胶线条变细）、焦距、PEB 温度、显影时间与温度、BARC 厚度。

分辨率增强技术（RET）

• OPC（Optical Proximity Correction，光学邻近效应修正）：在掩模上做预畸变，补偿图形之间的光学干扰。
• 相移掩模（PSM，Phase Shift Mask）：利用相位差抵消边缘光强，提高对比度。
• 离轴照明（OAI，Off-Axis Illumination）：改变照明方式，提升密集图形的分辨率。
• 多重曝光：LELE（Litho-Etch-Litho-Etch，光刻-刻蚀两次循环）、SADP（Self-Aligned Double Patterning，自对准双重图形化）等，把一层图形拆成两次做，突破单次曝光极限。

EUV 光刻

波长 13.5 nm，所有材料在该波长都强烈吸收，所以不能用透镜，必须用多层膜反射镜，且整个光路要在真空中。掩模也是反射式。抗蚀剂需要足够薄以免吸收过多，但薄胶又难耐刻蚀——这是 EUV 的核心矛盾。

关键数量关系

• 分辨率：R = k1 · λ / NA
• 景深：DOF = k2 · λ / NA²
• 数值孔径：NA = n · sinθ
• NA 变化对分辨率的影响：R 与 NA 成反比。NA 从 0.93 提到 1.35，极限分辨率改善 1.35 / 0.93 ≈ 1.45 倍。

常见题型与答题要点

• 机制题（单选）："193i 相比干式 193 的关键改进机制"→ 提高 NA（用水增加折射率），不要选"缩短波长"。
• 比例题（单选）：给 NA 变化算分辨率改善倍数（直接取比值）。
• 对比题（单选）：正胶 vs 负胶的分辨率与用途。
• 多选：套刻误差来源；RET 手段；浸没光刻的水要求。
• 陷阱：把"退火方式""显影液温度"混进套刻误差或分辨率影响因素里。

易混淆点

• 分辨率与景深的矛盾：提高 NA 同时改善分辨率、恶化景深。题目若问"提高 NA 的代价"，答案是景深下降。
• 波长和 NA 是两个独立旋钮：193i 是"波长不变、NA 变大"。
• CD 是线宽，overlay 是层间对准，两者是不同的工艺指标，影响因素也不同。

自测清单

1. 写出分辨率公式和景深公式，说明提高 NA 的双重后果。
2. 193i 为什么能突破 NA = 1.0 的极限？
3. 驻波效应是怎么产生的，BARC 如何解决？
4. 套刻误差的主要来源有哪些？显示影液温度算不算？

一句话定位

刻蚀是"把光刻画出来的图形真正转移到材料上"。干法刻蚀是现代工艺的绝对主流，而理解干法刻蚀的关键是理解等离子体和鞘层。

核心概念

湿法 vs 干法

为什么干法成为主流：湿法各向同性，会横向钻蚀，做不出 100 nm 以下的图形。干法靠垂直的离子轰击实现各向异性。

等离子体基础

等离子体是部分电离的气体，电子温度可达几万 K，但离子和中性粒子接近室温（"非平衡等离子体"）。因为电子跑得快，会在电极附近形成鞘层：电子被排斥、离子被加速穿过鞘层轰击晶圆——这就是刻蚀的"垂直打击力量"来源。

CCP vs ICP

• CCP（Capacitively Coupled Plasma，电容耦合等离子体）：两块平行板加射频。结构简单，但等离子体密度和离子能量耦合在一起，很难同时要"高密度"和"低能量"。
• ICP（Inductively Coupled Plasma，电感耦合等离子体）：线圈在腔体外通过磁场感应产生等离子体，另加偏压射频。源功率控制等离子体密度，偏压功率控制离子轰击能量，两者解耦——这是 ICP 的核心优势，也是高频考点。

自偏压（self-bias）

CCP 中如果两个电极面积不对称（晶圆所在的驱动电极小，接地电极大），电子在小电极上更快积累，形成负直流自偏压，吸引正离子轰击晶圆。面积差越大，自偏压越负。

三种刻蚀机理

1. 纯化学刻蚀：自由基与材料反应生成挥发性产物。各向同性、选择比高、但方向性差。
2. 纯物理溅射：离子直接撞掉材料。各向异性极好、但选择比差、损伤大。
3. 离子增强刻蚀——RIE（Reactive Ion Etching，反应离子刻蚀）的核心：化学和物理协同——离子轰击不仅自己溅射，还能破坏表面键、帮助化学反应产物脱附。协同效应下速率远大于两者之和，同时兼具各向异性和选择比。

侧壁钝化

刻蚀气体中加入聚合物前驱体（如 C₄F₈、CHF₃），在侧壁上沉积聚合物保护层，防止化学刻蚀横向侵蚀。这就是为什么刻蚀能既垂直又有选择比。Bosch 工艺用"刻蚀/钝化交替"实现深硅高深宽比刻蚀，代价是侧壁出现扇贝状粗糙。

负载效应（loading effect）

• ARDE（Aspect Ratio Dependent Etching，深宽比相关刻蚀）/ 微负载：深宽比越大，离子和自由基越难进入底部，刻蚀速率越慢。
• 宏观负载：待刻蚀面积越大，消耗的自由基越多，整体速率下降。
• 后果：不同尺寸/密度的图形刻蚀深度不一致 → 需要 dummy fill 和图形密度均匀化。

HARC（High Aspect Ratio Contact，高深宽比接触孔）

极高高宽比（可达 1:50 以上）接触孔刻蚀是 3D NAND 等结构最难的一步。难点：离子难以到达底部、自由基输运受限、聚合物堆积、侧壁出现弓形（bowing）和扭曲（twisting）、顶部容易过早封口。

终点检测

• OES（Optical Emission Spectroscopy，等离子体发射光谱）：监测等离子体发光中特征谱线的变化。
• 干涉法：监测反射光干涉条纹。
• 质谱：监测反应产物。

刻蚀到达下层材料时产物成分变化 → 信号突变 → 判定终点。

设备参数与影响

常见气体与用途：CF₄、CHF₃、C₄F₈（含氟，刻蚀氧化物/聚合物）、SF₆（刻蚀硅，快速各向同性）、Cl₂/HBr（刻蚀硅和金属，各向异性好）、O₂（去胶、调节聚合物）、Ar（稀释与物理轰击）。

关键数量关系

• 各向异性 ≈ 1 − （横向刻蚀速率 / 纵向刻蚀速率）。
• 选择比 = 目标材料刻蚀速率 / 被保护材料刻蚀速率。常说的"对光刻胶的选择比""对底层的选择比"就是这个比值。

常见题型与答题要点

• 解耦题（单选）："ICP 中如何分别控制密度和能量"→ 源功率控密度、偏压功率控能量。
• 趋势题（单选）："单独提高偏压功率的影响"→ 离子能量增加、轰击增强、选择比下降、损伤增加；不要选"提高等离子体密度"。
• 自偏压题（单选）：面积不对称 CCP → 小电极（晶圆）形成负自偏压。
• 多选：影响选择比的因素；HARC 的挑战；终点检测方法。
• 形貌题：结合图片判断弓形、notch、微沟槽、侧壁角。

易混淆点

• "源功率"和"偏压功率"的作用绝不能混：密度 vs 能量。
• 湿法并非被淘汰：清洗、去自然氧化层、牺牲层去除仍大量使用湿法。
• 低压改善方向性，但不等于刻蚀更快：低压下离子密度可能下降，速率未必提高。
• "提高偏压改善各向异性"是对的，但"改善选择比"是错的。

自测清单

1. ICP 相比 CCP 的核心优势是什么？
2. 为什么 CCP 里晶圆上会出现负的自偏压？
3. 说出三种终点检测方法。
4. 压力升高对各向异性有什么影响，为什么？

一句话定位

PVD（Physical Vapor Deposition，物理气相沉积）是"把材料从靶材搬到晶圆上"的物理方法。理解 PVD 的关键不是设备，而是真空里的粒子怎么走。

核心概念

真空基础

• 压力单位：Torr、Pa、mbar。1 Torr ≈ 133 Pa。工艺真空典型范围：溅射 1–10 mTorr，蒸发 10⁻⁶ Torr 以下。
• 平均自由程 λ：分子两次碰撞之间的平均距离。压力越低、λ 越长。
• 流态判断（Knudsen 数）：Kn = λ / L，L 是腔体特征尺寸。
  • Kn > 1（λ 远大于尺寸）→ 分子流：粒子几乎不碰撞，直线飞行。
  • Kn < 0.01 → 黏滞流：碰撞充分，气体像连续流体。

PVD 的两种主要方式

磁控溅射：在靶材后面加磁铁，用磁场约束电子做螺旋运动，提高离化率，从而可以在更低气压下维持放电，减少气相散射、改善方向性。

台阶覆盖问题

PVD 本质是 line-of-sight（视线沉积）：原子直线飞行，遇到什么就停在哪。

• 平坦表面：均匀。
• 台阶/深孔：顶部和拐角先长厚，出现悬垂（overhang），随后开口被收窄，底部覆盖很薄，甚至形成空洞（void）。
• 阴影效应（shadowing）：斜入射时凸起结构会挡住后面，形成覆盖死角。

改善台阶覆盖的手段：

• 准直溅射（collimation）：加准直器过滤斜飞粒子，提高垂直度（但会加重顶部覆盖、牺牲速率）。
• 离化 PVD（iPVD）：把溅射出的金属原子离化，再用偏压吸引垂直轰击——这是改善高深宽比覆盖最有效的 PVD 手段。
• 长程溅射：加大靶基间距，让斜飞粒子先撞掉，只留下垂直的。
• 晶圆加热/偏压 + 重溅射：让已沉积原子重新分布，改善底部覆盖。
• 换工艺：深孔就直接用 CVD 或 ALD（自限制、共形性极佳）。

PVD 的常见缺陷：颗粒（靶材飞溅、腔体剥落、预溅射不足）、粘附不良、应力、含氧污染。

应用：Al 互连、TiN/TaN 阻挡层、Cu 籽晶层、Ti 粘附层、金属硬掩模。

关键数量关系

• 平均自由程：λ ≈ k·T / (√2 · π · d² · p)，d 是分子直径，p 是压力。压力降低 → λ 增大。
• 判断输运性质：先用 Kn 判断是分子流还是黏滞流，再推覆盖结论。
  • λ 远大于腔体尺寸（分子流）→ 直线飞行 → 高深宽比结构遮挡严重、底部和拐角覆盖差。
• Knudsen 数：Kn = λ / L。

常见题型与答题要点

• 判断链题（单选）：给"平均自由程远大于靶基间距"，问覆盖如何。答：分子流、视线沉积、深孔 shadowing、底部覆盖差。
• 改善题（单选）："哪种方法最直接改善高深宽比孔内覆盖"→ ALD（自限制表面反应、共形性最佳），或 iPVD/CVD；不要选"提高准直"（那会加重顶部覆盖），不要选"提高沉积速率"（不解决遮挡）。
• 对比题：蒸发 vs 溅射（合金成分保持、粘附）。
• 多选：改善覆盖的手段组合。

易混淆点

• "分子流碰撞少"不等于"方向性差"：分子流里粒子方向性强，但正因为直飞，深孔遮挡才严重。这两个结论要一起看。
• "提高气压"会让方向性变差（碰撞增多、散射），而不是改善深孔覆盖。
• 准直器的副作用：提高垂直度但降低速率、加重顶部堆积。

自测清单

1. 平均自由程和压力是什么关系？
2. 为什么 PVD 在深孔里覆盖差？说出三种改善方法。
3. 磁控溅射为什么能在更低气压下工作？

一句话定位

CVD（Chemical Vapor Deposition，化学气相沉积）和 ALD（Atomic Layer Deposition，原子层沉积）是"用化学反应长膜"的方法。相比 PVD，它们的核心优势是共形性好（能均匀覆盖复杂形貌），代价是需要更高的温度或更复杂的化学。

核心概念

CVD 的五个步骤

反应气体输运到表面 → 吸附 → 表面反应生成固相薄膜 → 副产物脱附 → 副产物被气流带走。

两个速率限制环节（高频考点）

为什么这个区分重要：它告诉你"想改善均匀性该升温还是降温""为什么温度窗口必须卡在中间"。

CVD 的主要类型

ALD（原子层沉积）

核心是自限制表面反应：前驱体脉冲通入 → 化学吸附饱和（表面所有反应位点被占满后，反应自动停止，多余的不会再吸附）→ 吹扫去掉多余前驱体 → 通入第二种反应物 → 反应形成一层原子 → 再吹扫。如此循环。

• 每次循环只长约 0.1 nm，厚度由循环次数精确控制——这是 ALD 能做原子级厚度控制的原因。
• 共形性最佳（自限制表面反应不依赖视线），深宽比再高也能均匀覆盖。
• 温度温和（一般 150–400 °C），适合 BEOL。
• 代价：速率慢、前驱体昂贵、需要精确的气路控制。所以 ALD 只用在"薄且关键"的膜上（如高 k 栅介质、阻挡层、间隔层）。

ALD 的温度窗口：温度太低 → 前驱体冷凝或反应不完全；温度太高 → 前驱体自行分解（变成 CVD 行为）或已吸附物种脱附。必须工作在中间的"ALD 窗口"。

共形性排序（高频考点）

ALD > LPCVD（表面反应控制）> PECVD

原因：ALD 靠自限制表面化学；LPCVD 靠表面反应控制、平均自由程长；PECVD 有离子轰击和方向性、气相反应容易在孔口先成核。

空洞（void）vs 缝隙（seam）

• 空洞：通常由顶部过早封口造成——开口被封住后，内部再也填不满。
• 接缝/缝隙：两侧填充生长前沿在结构中央相遇形成的物理界面。接缝在沟槽中心是典型特征。
• 危害：后续湿法清洗液或污染物可能沿接缝渗入，造成漏电、腐蚀、可靠性问题；空洞则直接导致电阻异常或机械强度不足。

常用薄膜与反应

前驱体的选择标准：蒸气压要够高（便于输送）、热稳定性要合适（不能一加热就分解）、副产物必须易挥发（能被抽走）、无毒或低毒。

关键数量关系

• CVD 速率与温度：表面反应控制时 rate ∝ exp(−Ea/kT)；质量输运控制时几乎与温度无关。
• ALD 厚度 = 每循环生长量 × 循环次数，一般每循环 0.05–0.15 nm。

常见题型与答题要点

• 排序题（单选）：共形性排序 → ALD > LPCVD > PECVD。干扰项常把 PECVD 排到中间。
• 机理题：ALD 为什么精确 → 自限制表面反应。
• 位置题（单选）：接缝的典型位置 → 沟槽中央；空洞多在开口附近。
• 对比题：LPCVD 和 PECVD 的温度、共形性、含氢量对比。
• 多选：改善填充的手段（HDP、ALD、flowable、优化形貌）。

易混淆点

• "自限制"是 ALD 的定义特征：只要在某温度区间内生长速率与通入的前驱体量无关、只与循环次数有关，就是自限制。
• LPCVD 的高共形性和低压有关，但根本原因是表面反应控制，不要只答"因为压力低"。
• 接缝和空洞不是一回事，位置和成因都不同。

自测清单

1. ALD 为什么能做到原子级厚度控制？它的代价是什么？
2. 共形性排序是什么？为什么 PECVD 最差？
3. 接缝和空洞分别在什么位置、什么原因？
4. 表面反应控制和质量输运控制在温度敏感性上有什么差别？

一句话定位

这一章把"膜"按用途分类：介质膜负责绝缘和隔离，金属膜负责导电和阻挡。理解每个膜的关键是记住它的介电常数、它的角色、它的代价。

核心概念

二氧化硅 SiO₂

• κ ≈ 3.9，禁带宽度约 9 eV，与硅的界面质量极好（这是硅工艺能成功的最重要原因之一）。
• 热氧化生长的 SiO₂ 呈压应力。
• 用途：栅氧（传统）、隔离、层间介质、硬掩模。

氮化硅 Si₃N₄

• κ ≈ 7（高于 SiO₂，所以做层间介质会增加电容）。
• 扩散阻挡能力强、蚀刻选择比好（可做蚀刻停止层），可作硬掩模和 CESL。
• 应力大且可调（通过沉积条件），这是它能做应力工程材料的原因。

低 k 介质

• 为什么需要：互连电容 C ∝ ε，降低 κ 直接降低 RC 延迟、串扰和动态功耗。从 SiO₂（3.9）做到 SiOC（≈ 2.7–3.0），再到多孔化（< 2.5）。
• 代价：机械强度下降（CMP 和封装时易开裂）、热导率下降（散热变差）、对等离子体损伤敏感、吸湿。
• 等离子体损伤是低 k 介质的经典问题：刻蚀和去胶会打断 Si–CH₃ 键，让 κ 回升、漏电增加。

高 k 介质与 EOT

• 为什么需要：栅氧减薄到 2 nm 以下会出现直接隧穿，漏电急剧上升。用高 κ 材料可以在保持相同电学厚度的前提下把物理厚度做厚，从而压制隧穿。
• 常用材料：HfO₂（κ ≈ 20–25）、ZrO₂、Al₂O₃、HfSiON。
• EOT（Equivalent Oxide Thickness，等效氧化层厚度）：把高 k 膜的厚度折算成"等效的 SiO₂ 厚度"。
• 高 k 的问题：晶化（晶界成为漏电通道）、界面层（Si 与高 k 之间会自然形成低 κ 界面层，限制 EOT 继续缩小）、声子散射（降低沟道迁移率）、费米能级钉扎与功函数调控困难（催生金属栅 + 偶极工程）。

金属栅

• 为什么不用重掺杂多晶硅：多晶硅耗尽效应（多晶硅自身会形成耗尽层，等效增加栅氧厚度）、费米能级钉扎、无法灵活调功函数。
• 做法：功函数金属（TiN、TaN、TiAl、Al）调 Vth + 填充金属（W、Al）填满栅极。
• 通过偶极工程（在界面层掺入 La、Al 等）微调有效功函数。

阻挡层与粘附层

• Cu 必须被阻挡：铜在硅和二氧化硅中扩散极快，会形成深能级复合中心，破坏器件。
• TaN/Ta：TaN 阻挡 Cu 扩散，Ta 提供与 Cu 的粘附——但 Cu 在 TaN 表面润湿性差，所以需要籽晶层配合。
• TiN：阻挡能力好，但晶界和氧污染会削弱阻挡性，也可能形成高阻界面。
• Ti：粘附层（对 SiO₂ 粘附好），用于钨塞结构（Ti/TiN 组合）。
• 注意：阻挡层本身电阻率高于铜，加厚阻挡层会缩小有效铜截面积，使互连电阻升高——这是常见干扰项的经典错误方向。

Cu 互连与大马士革工艺

• 为什么铜不能用刻蚀做：铜的卤化物挥发性差，难以形成挥发性产物，无法干法刻蚀出图形。所以采用大马士革（damascene）：先刻介质里的沟槽和通孔，填铜，再用 CMP 磨掉多余铜（第 11 章）。
• 双大马士革：通孔和沟槽一次填充，减少工序。
• 流程：刻蚀沟槽/通孔 → 沉积阻挡层（TaN/Ta）→ 沉积 Cu 籽晶层 → 电镀铜（bottom-up 填充）→ 退火（晶粒长大、降低电阻）→ CMP。
• 籽晶层的作用：给电镀提供导电种子层，并保证润湿性，否则会出现空洞。
• Cu 的尺寸效应：线宽小到与电子平均自由程（约 39 nm）相当时，表面散射和晶界散射显著增加，有效电阻率高于块体铜。
• SiCN/SiN 蚀刻停止层：在 Cu 线之上沉积，阻挡 Cu 扩散并提供刻蚀停止；但它的 κ 高于 SiO₂，会引入额外电容（这是它的代价）。

关键数量关系

• EOT 换算式：EOT = t_phys × (κ_SiO₂ / κ_highk)
  • 反过来求物理厚度：t_phys = EOT × (κ_highk / κ_SiO₂)
  • 例：κ = 20 的高 k 要做出 EOT = 1.8 nm，物理厚度 = 1.8 × 20 / 3.9 ≈ 9.2 nm。这说明高 k 能用厚得多的物理厚度实现相同的电学厚度，从而压制隧穿。
  • 常见错误：把比例写反（得到 0.35 nm 这种不合理结果）。
• 栅漏电机制随厚度演变：较厚时以 FN 隧穿（Fowler–Nordheim tunneling，福勒–诺德海姆隧穿）为主；减薄到约 2 nm 以下后，直接隧穿成为主要机制。

常见题型与答题要点

• 计算题（单选）：EOT 与物理厚度互换。记准比例方向，先估算数量级判断合理性。
• 机理题：超薄栅氧漏电从 FN 隧穿变为直接隧穿。
• 对比题：Si₃N₄ 作为蚀刻停止层的优势（阻挡性与蚀刻选择比好），以及它的代价（κ 高、增加电容）。
• 多选：高 k 的挑战（晶化、界面层、迁移率退化、功函数控制）；阻挡层/籽晶层的作用。
• 陷阱：说"增加阻挡层厚度可以降低互连电阻"——错。

易混淆点

• EOT 是电学厚度，不是物理厚度。高 k 的价值正是"物理厚、电学薄"。
• Si₃N₄ 的 κ 比 SiO₂ 高：做蚀刻停止层时这是缺点（增加电容），做阻挡层时这是次要因素。
• 籽晶层 ≠ 阻挡层：阻挡层防扩散，籽晶层导电并改善润湿，两者材料不同、作用不同。
• 多晶硅耗尽是"栅极自身"的问题，与沟道反型是两回事。

自测清单

1. 写出 EOT 公式，并算出 κ = 20、物理厚度 9 nm 的膜对应多少 EOT。
2. 为什么栅氧薄到 2 nm 以下漏电会急剧上升？
3. Cu 为什么必须用大马士革工艺而不能刻蚀？
4. TaN/Ta 和籽晶层各自解决什么问题？

一句话定位

CMP 是"用化学加机械把表面磨平"的工序。它看起来简单，却是多层互连能实现的前提——因为光刻的景深要求晶圆表面必须足够平。

核心概念

为什么需要 CMP

1. 光刻景深要求全局平坦：DOF = k2·λ/NA²，先进光刻的景深只有几十纳米，晶圆表面起伏必须远小于这个值。
2. 多层互连堆叠：每加一层金属，表面起伏就会累积，不平坦化就无法继续叠加。
3. STI 填充后去除多余氧化物、大马士革后去除多余铜、栅极后换工艺开顶等都依赖 CMP。

Preston 关系

RR = k · P · V

• RR：去除速率（removal rate）
• P：下压力（pressure）
• V：晶圆与抛光垫的相对速度
• k：综合工艺系数，受浆料化学、抛光垫特性、温度、图形结构影响

关键理解：k 不是常数，它综合了化学作用。所以 Preston 只是近似——只增大下压力，去除速率近似线性增大，但实际会受传质、温度、抛光垫接触状态限制，不会无限线性增长。

四大要素

化学与机械的分工：化学作用把表面软化或形成易去除的氧化层（如 Cu 被氧化成 CuO 再被磨掉），机械作用负责把它带走。两者必须平衡——只靠机械会划伤，只靠化学效率太低。

典型缺陷

• Dishing（碟形凹陷）：宽沟槽内的材料被过度去除形成凹陷。典型出现在宽金属线或宽沟槽。
• Erosion（侵蚀）：密集图形区整体厚度损失，是区域性的下沉。
• 划伤（scratch）：磨料颗粒团聚、大颗粒、抛光垫缺陷造成。
• 颗粒残留、残铜、腐蚀、界面分层。

图形密度效应：宽图形和窄图形的去除速率不同（宽图形更容易 dishing，密集区更容易 erosion）。解决办法是加 dummy fill（填充图形），让整个芯片的图形密度尽量均匀。

终点检测

• 电机电流 / 摩擦力监测：Cu 和阻挡层的摩擦系数不同，磨到界面时电流突变。
• 光学反射：膜厚变化引起反射率变化。
• 涡流（eddy current）：非接触测量金属膜厚度，Cu CMP 常用。

不同材料的 CMP

• 氧化物 CMP：STI 和层间介质平坦化。
• W CMP：钨塞回磨。
• Cu CMP：通常分三步——bulk（快速去大块铜）→ soft landing（缓慢去除，避免过磨）→ barrier（去除阻挡层），每步浆料不同。

关键数量关系

• Preston 方程：RR = k · P · V
  • 直接推论题：压力减半、速度加倍 → P·V 不变 → 去除速率基本不变。这是最常见的计算题形式。
  • 只增大下压力 → 速率近似增大（但不是无限线性）。
• k 的影响因素：浆料化学、抛光垫特性、温度、图形结构；晶圆直径不属于 k 的直接组成项。

常见题型与答题要点

• 计算题（单选）：Preston 关系下的速率变化。重点判断 P 和 V 的乘积怎么变。
• 概念题（单选）：dishing vs erosion 的区别。dishing 在宽沟槽内凹陷（局部），erosion 是密集区整体厚度损失（区域）。
• 多选题：k 的影响因素；CMP 的缺陷类型；修整器的作用。
• 陷阱：把"晶圆直径""设备型号"说成 k 的直接组成项。

易混淆点

• dishing 和 erosion 最容易混。记忆法：dishing 是"碗"（宽沟槽里的凹陷），erosion 是"地面下沉"（密集区整体降低）。
• Preston 关系是近似，不是精确线性：题目若说"下压力增大则速率无限增大"是错的。
• 修整器不是用来磨晶圆的，它的对象是抛光垫。

自测清单

1. 写出 Preston 方程，并说出压力减半、速度加倍后速率如何变化。
2. dishing 和 erosion 分别发生在什么位置？
3. 为什么需要 dummy fill？
4. 修整器的作用是什么？

一句话定位

隔离是 FEOL 的第一步"圈地"：把每个晶体管的活动区域用绝缘材料围起来，防止相邻器件互相干扰。

核心概念

为什么必须隔离

• 相邻器件的源漏之间如果存在导电通路，会形成寄生晶体管和闩锁（latch-up），导致漏电甚至烧毁芯片。

从 LOCOS 到 STI

LOCOS 的鸟嘴问题：氧化过程中氧会横向扩散到氮化硅边缘下面，把有源区边缘也氧化掉，形成鸟嘴状的过渡区，白白吃掉面积。STI 用"刻槽 + 填充"代替"生长"，从根上避免了这个问题。

STI 标准流程

1. 衬垫氧化（pad oxide）+ 氮化硅硬掩模：氮化硅阻挡氧化和刻蚀，衬垫氧化缓解应力。
2. 沟槽刻蚀：刻出一定深度和宽度的沟槽，侧壁要有一定倾角（避免垂直侧壁造成填充困难）。
3. 衬垫氧化（liner oxidation）：在沟槽内壁生长薄热氧化层。作用：修复刻蚀损伤、圆滑拐角（降低应力集中）、改善界面质量。
   • 注意：衬垫氧化消耗硅，所以它不会以增加深宽比为设计目标——相反，深宽比增大会恶化后续填充。
   • 典型温度在 800 °C 以上（硅热氧化需要足够高的温度才能得到致密氧化层）。
4. 填充（fill）：用 HDP-CVD、高密度等离子体氧化物或 flowable 材料把沟槽填满。
5. 退火致密化：提高填充氧化物密度。
6. STI CMP：把沟槽外的多余氧化物磨掉，停在氮化硅上。

填充的难点与缺陷

• 高深宽比沟槽难以填满。填充时两侧氧化物同时向中间生长：
  • 生长前沿在沟槽中央相遇 → 形成接缝（seam）。
  • 顶部过早封口 → 内部形成空洞（void），位置可偏上。
• 危害：接缝是物理不连续界面，后续湿法清洗液或污染物可能沿它渗入，造成漏电、腐蚀和可靠性问题。
• 改善：HDP-CVD（边填边溅）、ALD（共形性最佳）、flowable 材料、优化沟槽形貌（侧壁倾角、圆角）。

STI CMP 后的问题

• Dishing：宽沟槽内填充氧化物被过度去除形成凹陷。
• Erosion：密集图形区整体厚度损失。
• 这些缺陷会影响后续栅极图形化和器件性能。

D/S 比

工艺上常提到沟槽的 D/S 比（深度与间距/宽度的比例）。深宽比越大，填充越困难，越容易出现空洞和接缝。

隔离相关的器件效应

• 逆窄宽度效应（INWE）：STI 边缘的应力使窄沟道器件的阈值电压升高（对 NMOS）。
• 边缘漏电：STI 拐角处的电场集中会形成寄生沟道。
• 阱区与 STI 的先后顺序会影响杂质分布。

关键数量关系

• 深宽比 = 沟槽深度 / 沟槽宽度。深宽比越大 → 填充越难 → 空洞/接缝风险越高。
• 衬垫氧化温度：典型 800 °C 以上（低于这个温度得不到致密的热氧化层）。

常见题型与答题要点

• 位置题（单选）：接缝典型位置 → 沟槽中央（两侧生长前沿相遇处）。
• 作用题（单选/多选）：衬垫氧化的作用 → 修复损伤、圆滑拐角、改善界面；不包括"增加深宽比"。
• 温度题（单选）：衬垫氧化典型温度 → 800 °C 以上。
• 缺陷题：STI CMP 后的 dishing 与 erosion 区分。
• 对比题：LOCOS 的鸟嘴 vs STI 的平坦。

易混淆点

• 衬垫氧化和衬垫氮化硅不是一回事：衬垫氧化在沟槽内壁（liner oxidation），氮化硅是顶部的硬掩模。
• 鸟嘴是 LOCOS 的特征，不是 STI 的。
• 悬垂（overhang）是填充过程中的形貌现象，不是 CMP 缺陷。

自测清单

1. LOCOS 的鸟嘴是怎么形成的？STI 如何避免？
2. 衬垫氧化有哪三个作用？为什么它不增加深宽比？
3. 接缝和空洞分别在什么位置形成？
4. 接缝为什么会影响可靠性？

一句话定位

前面每一章讲的都是"单个工序怎么做"，这一章讲"怎么把它们排成一条产线"。工艺整合的核心矛盾是热预算和形貌控制。

核心概念

FEOL 完整流程

1. 阱注入（N 阱 / P 阱 / 三阱）→ 退火。
2. STI 隔离（第 12 章）。
3. 栅极堆叠：界面层 → 高 k 介质 → 功函数金属 → 填充金属 → 硬掩模。
4. LDD（Lightly Doped Drain，轻掺杂漏）/ 延伸区注入：缓解短沟道效应和热载流子。
5. 侧墙（spacer）形成：沉积氮化硅/氧化硅，再各向异性刻蚀回来，留在栅极两侧。
6. 源漏注入与外延（eSiGe / eSiC，含 halo/pocket 注入）。
7. 激活退火（尖峰退火或激光退火）。
8. 硅化物（salicide，Self-Aligned Silicide，自对准硅化物）：自对准形成 NiSi，降低源漏与栅极的接触电阻。

栅极优先 vs 栅极后换

为什么先进工艺用 gate-last：金属栅的有效功函数对热历史极其敏感。如果先做金属栅再经历 1000 °C 的激活退火，功函数会漂移，Vth 无法控制。gate-last 把金属栅放到所有高温工序之后，从根上解决这个问题。代价是工艺复杂度大增。

MOL（中道）

• 接触孔刻蚀：刻穿层间介质，停在硅化物上。
• Ti/TiN 阻挡与粘附层 + W 填充（CVD 钨），再 CMP 回磨。
• 接触电阻是这里的关键指标：硅化物质量、界面清洁度、阻挡层厚度都影响它。

BEOL（后道）

• 双大马士革：沟槽 + 通孔一次填充。
• 结构：低 k 介质 / 蚀刻停止层（SiCN、SiN）/ 阻挡层（TaN/Ta）/ Cu 籽晶层 / 电镀铜 / CMP。
• 先进逻辑有 10–15 层金属，底层线细密、顶层线粗（用于电源和时钟）。
• 全部工序温度 < 400 °C。

热预算的分段

工艺整合的常见冲突

• 浅结 vs 激活：要深度浅就得少扩散，要激活好就得高温——靠 RTA/激光退火解决。
• 应力 vs 热预算：应力工程放在后段，因为高温会让应力松弛。
• 平坦度 vs 层数：每层都要 CMP，否则累积起伏破坏光刻。
• 良率 vs 性能：设计规则、dummy fill、冗余通孔都是为可制造性服务。

关键数量关系

• 热预算自上而下递减：任何"把高温工序挪到后面"的想法都违背工艺物理。
• 接触电阻与接触面积成反比：接触孔缩小会推高接触电阻，这是先进节点的大难题。

常见题型与答题要点

• 顺序题：FEOL 内部的正确顺序（阱 → STI → 栅 → LDD → 侧墙 → 源漏 → 退火 → 硅化物）。
• 机理题（单选）：为什么要用 gate-last → 避免金属栅经历高温、保证功函数和 Vth 可控。
• 多选题：MOL/BEOL 包含哪些工序；热预算受限的原因。
• 整合题：给一个工艺异常（如接触电阻高），判断涉及哪些工序。

易混淆点

• 侧墙是在源漏注入之前形成的（先做 LDD → 做侧墙 → 再做深源漏注入），这个顺序不能反。
• 硅化物是自对准的（salicide = self-aligned silicide），不需要额外掩模。
• gate-last 里的"伪栅"最终要被完全移除，不是留在器件里。

自测清单

1. 说出 FEOL 的八个主要步骤顺序。
2. gate-last 解决的核心问题是什么？
3. 为什么侧墙必须在深源漏注入之前形成？
4. 三个区段的典型温度上限分别是多少？

一句话定位

应力工程是"用机械应变换器件速度"，寄生效应则是"工艺带来的副作用"。这一章是理解"为什么先进工艺这么复杂"的关键。

核心概念

应力为什么能改变器件性能

对硅施加应变会改变晶格间距，进而改变能带结构和载流子有效质量，最终改变迁移率。规律是：

• NMOS 需要拉应力（tensile）：沿沟道方向拉伸。
• PMOS 需要压应力（compressive）：沿沟道方向压缩。

两者需求相反，所以先进工艺必须分别对 NMOS 和 PMOS 做不同的应力工程。

主要应力工程手段

关键点：源漏外延之所以能施加应力，是因为源漏区占的体积和位置正好紧贴沟道。eSiGe 的晶格常数比硅大约 1%，这个失配就是应变的来源。

寄生电容的三大来源

1. PN 结电容（结电容）：源漏与衬底之间是反偏 PN 结，耗尽层就是电容的两个"极板"。减小方法：提高衬底掺杂（耗尽层变窄）、用 SOI。
2. 重叠电容 C_ov：栅极与源漏在水平方向上有重叠（因为掺杂会横向扩散、也因为工艺对准要求），形成一个平板电容。
   • 近似关系：C_ov ∝ W · L_ov · C_ox（正比于沟道宽度 W、重叠长度 L_ov 和单位面积栅氧电容 C_ox）。
   • 注意：与沟道长度 L 无关——引入沟道长度是常见干扰项。
3. 侧墙/边缘电容（fringing）：栅极侧壁与源漏之间的边缘电场。low-k 侧墙（low-k spacer）就是为了降低这部分电容。

互连的 RC 延迟

• 电阻：R = ρ · L / (W · H)。线越细越薄，电阻越大。
• 电容：C = ε · A / d。介质 ε 越小（低 k）、间距 d 越大，电容越小。
• 延迟：τ ∝ R · C。所以先进工艺一边用铜降低 ρ，一边用低 k 降低 ε。
• 串扰（crosstalk）：相邻导线通过耦合电容互相干扰，影响信号完整性。
• 动态功耗：P ∝ C · V² · f，降低电容直接降低功耗。

Cu 的尺寸效应：线宽缩小到与电子平均自由程（约 39 nm）相当时，表面散射和晶界散射使有效电阻率高于块体铜。这是先进节点互连延迟恶化的重要原因。

关键数量关系

• 重叠电容：C_ov ∝ W · L_ov · C_ox
• 互连电阻：R = ρL / (W·H)
• 平板电容：C = εA / d
• RC 延迟：τ ∝ R·C ∝ ρ·ε
• 应力记忆：高温会让应力部分松弛，所以应力工程必须在热预算用完之后。

常见题型与答题要点

• 配对题（单选）：NMOS 要拉应力、PMOS 要压应力；eSiGe 给 PMOS、eSiC 给 NMOS。这是最高频的考点之一，务必不要记反。
• 公式题（单选）：重叠电容正比于什么。记住是 W、L_ov、C_ox，没有沟道长度 L。
• 目的题：low-k 侧墙的目的是降低栅与源漏之间的电容。
• 多选题：应力工程手段；寄生的三种来源；RC 延迟的影响因素。
• 陷阱：把"线间耦合电容"说成电迁移的驱动因素（那是串扰问题，不是电迁移）。

易混淆点

• eSiGe 对应 PMOS、eSiC 对应 NMOS，这两组材料千万不要互换。
• 应力工程必须在后段：因为高温退火会让应力松弛，做早了等于白做。
• 寄生电容的三种来源不能混为一谈：结电容（反偏 PN 结）、重叠电容（水平重叠）、边缘电容（侧壁耦合），它们的模型和减小手段都不同。

自测清单

1. NMOS 和 PMOS 分别需要什么类型的应力？分别用什么材料实现？
2. 写出重叠电容的比例关系，并说明为什么不含沟道长度。
3. 为什么应力工程要放在工艺后段？
4. 先进节点的铜互连电阻率为什么会高于块体铜？

一句话定位

清洗贯穿整个流程（一道工序前后各有一次），是良率的"隐形守门人"。芯片制造的工序中，清洗是重复次数最多的一类。

核心概念

四类污染

1. 颗粒（particles）：来自设备磨损、人、化学品、腔体剥落。会造成图形缺陷、短路、开路。
2. 金属污染：Fe、Cu、Na 等进入硅中形成深能级复合中心，破坏少子寿命和栅氧完整性。
3. 有机物：光刻胶残留、油脂、塑料析出物。影响后续薄膜粘附和氧化质量。
4. 自然氧化层：暴露在空气中几秒就会长 1–2 nm，影响接触电阻和栅氧质量。

RCA 标准清洗流程（RCA 源自美国无线电公司 Radio Corporation of America 的缩写；SC 即 Standard Clean，标准清洗液）

SC-1 的机理（高频考点）

• H₂O₂ 是氧化剂：在硅表面生成薄氧化层。
• NH₄OH 提供碱性环境：调节 pH，使颗粒和硅表面带同种电荷（都是负电），靠静电排斥防止颗粒再吸附；同时轻微刻蚀硅表面，把已经附着的颗粒"连根剥离"。
• 常见错误：把"氧化作用"记到 NH₄OH 头上，或者把"去金属"说成 SC-1 的作用。

SC-2 的机理：HCl 在酸性条件下与金属离子形成可溶性络合物，从而把金属从表面带走。

洗液顺序的关键约束：SC-1 和 SC-2 之间必须用 DIW 隔离，因为 NH₄OH（碱）和 HCl（酸）直接混合会剧烈反应。

颗粒问题

• 附着力来源：范德华力、静电力、毛细力（干燥时液桥的拉力最难克服）。
• 去除原理：化学剥离 + 物理辅助 + 静电排斥。
• 兆声波辅助清洗：靠声流（acoustic streaming）和微空化增强传质与颗粒脱附。
  • 频率升高（如从 800 kHz 到 2 MHz）→ 空化泡变小、崩溃强度减弱 → 声流更均匀 → 有利于去除微小颗粒并降低对精细图形的损伤。
  • 对比：低频超声空化更剧烈，损伤风险更高。
  • 注意：兆声波只是物理辅助，不能替代化学清洗，无法单独完成 RCA 的颗粒、金属、有机去除任务。

HF 处理的副作用：去完自然氧化层后硅表面变成疏水的（氢-terminated），疏水表面更容易吸附颗粒——所以 HF 之后的步骤要尽快衔接。

交叉污染控制

• 工序顺序设计：先做"干净"的步骤，再做"脏"的步骤。
• 设备专用化：金属工序和硅工序分开，避免交叉污染。
• 设备维护后要 seasoning（跑片恢复腔体状态），否则颗粒会异常偏高。

关键数量关系

• 自然氧化层生长速率：空气中几秒到几分钟就能长 1–2 nm，所以"暴露在空气"这个事实本身就意味着有氧化层。
• 颗粒去除的三重作用：化学（剥离）+ 物理（声场/传质）+ 静电（排斥）。

常见题型与答题要点

• 配对题（单选）：SC-1 去颗粒、SC-2 去金属。这两个绝不能记反。
• 机理题（单选）：SC-1 中 NH₄OH 的作用 → 提供碱性、调节表面电位、微刻蚀；不是氧化剂。
• 顺序题（多选）：SPM → DHF → SC-1 → SC-2 → DIW → 干燥 的合理性判断；SC-1 与 SC-2 之间必须 DIW 隔离。
• 概念题（单选）：兆声波频率升高的影响 → 气泡变小、损伤降低。
• 多选题：SC-1 的影响因素（NH₄OH 浓度、H₂O₂ 浓度、温度、兆声功率）。

易混淆点

• SC-1 和 SC-2 的作用极易记反。记忆法：1 = 一次颗粒（particle），2 = 二价金属（metal）。
• DHF 不是清洗液的"清洗"主力，它的专长是去自然氧化层。
• 兆声波（megasonic，约 1 MHz）和超声（ultrasonic，约 40 kHz）频率差一个数量级，损伤风险完全不同。
• "去光刻胶"主要靠 SPM 或干法灰化，不是 SC-1/SC-2。

自测清单

1. RCA 清洗中，哪一步去颗粒、哪一步去金属？各自机理是什么？
2. SC-1 中 NH₄OH 和 H₂O₂ 分别起什么作用？
3. 为什么 SC-1 和 SC-2 之间必须有 DIW 冲洗？
4. 兆声波频率升高对颗粒去除和损伤风险有什么影响？

一句话定位

量测是"工艺的眼睛"，SPC 是"工艺的纪律"，良率是"最终的记分牌"。这一章的公式不多，但概念题很密集。

核心概念

主要量测手段与用途

四探针的关键公式

半无限大均匀样品、探针等间距 s 时：

Rsh = (π / ln2) · (V / I) ≈ 4.532 · (V / I)

几何修正因子的原因：实际晶圆是有限尺寸的圆片，电流分布与"半无限大"假设不同（边缘效应），所以要乘修正因子。

SPC（统计过程控制）

• 控制限 ≠ 规范限：控制限来自过程自身的数据（通常是均值 ±3σ），规范限来自客户/设计要求。控制限永远画在数据里，不是设计目标。
• 普通原因 vs 特殊原因：普通原因是过程的固有波动；特殊原因是异常事件（设备故障、来料变化）。
• 判异规则：不能只盯"超控制限"。连续多点单调上升/下降即使都在控制限内，也是非随机模式，提示系统性漂移，必须调查——这是高频考点。
• 过程受控 ≠ 过程有能力：受控只说明波动来自普通原因，不代表满足规范。

Cp 与 Cpk

• Cp：Cp = (USL − LSL) / (6σ)，USL/LSL 即规格上限/下限（Upper/Lower Specification Limit）。只看分布宽度 vs 规范宽度，不考虑中心偏移，反映"潜在能力"。
• Cpk：Cpk = min(USL − μ, μ − LSL) / (3σ)。同时包含变差和均值偏移，反映"实际能力"。
• 核心判断：Cpk 明显小于 Cp → 均值偏离规范中心；Cp 大但 Cpk 小 → 潜在能力好但中心没对准。
• Cp = 1.33 是常见的入门门槛；Cpk = 0.8、0.65 这种数值说明实际能力不足。
• 工程行动：Cpk 低时的正确做法是减小变异并把均值调到规范中心，而不是放宽规范或放弃量测（那是掩盖问题）。

MSA 与 DOE

• MSA（Measurement System Analysis，测量系统分析）：评估量测系统本身的重复性和再现性，即 GR&R（Gauge Repeatability & Reproducibility，量具重复性与再现性）。测量系统不好，SPC 数据就不可信。
• DOE（实验设计）：用最少的实验次数研究多个工艺因子的影响和交互作用。常用正交表、全因子/部分因子设计。

良率模型

随机缺陷主导的Poisson 良率模型：

Y = exp(−D · A)

• D：缺陷密度（每单位面积）
• A：芯片面积

推论：

• A 增大 → Y 下降（面积越大，命中缺陷的概率越高）。
• D 减半 → Y 提高，但不是线性翻倍（指数关系，提升幅度取决于 D·A 的绝对值）。

这就是"大芯片良率低、成本高"的数学根源。

随机良率损失 vs 系统良率损失

• 随机损失：颗粒缺陷、随机工艺波动。用缺陷密度模型描述。
• 系统损失：套刻偏移、负载效应、设计规则违例、CMP 平坦度不足。这类问题在版图上成片出现，需要用 DFM 和工艺优化解决。

DFM（可制造性设计）

• 遵循设计规则、避免过于敏感的图形组合。
• 加 dummy fill 均匀图形密度（CMP 和刻蚀的需要）。
• 冗余通孔（redundant via） 提高互连可靠性。
• 光学邻近效应修正（OPC）也属于可制造性范畴。

关键数量关系

• 四探针薄层电阻：Rsh = (π/ln2) · (V/I) ≈ 4.532 · V/I
• Cp：(USL − LSL) / (6σ)
• Cpk：min(USL − μ, μ − LSL) / (3σ)
• Poisson 良率：Y = exp(−D · A)

常见题型与答题要点

• 概念题（单选）：Cp 和 Cpk 同时给出时的解释 → Cpk 明显小于 Cp 说明均值偏离规格中心。
• 判断题（单选）：控制限内出现连续单调趋势 → 属于非随机模式，要调查，不能因为没超限就放行。
• 计算题（单选）：四探针薄层电阻公式（系数 4.532）。
• 趋势题（单选）：Poisson 模型中 D 减半或 A 增大时的良率趋势。
• 多选题：哪些属于系统性良率损失（套刻偏移、负载效应、设计规则违例）；椭偏模型的输入参数；AFM 轻敲模式的优点。

易混淆点

• 控制限和规范限是完全不同的东西，题目常把两者混在一起做干扰项。
• Cp 只看变差、Cpk 含中心偏移，不要背反。
• "过程受控"不代表"过程有能力"，也不要因此"放宽规范"。
• AFM 的横向展宽来自针尖卷积，不是漂移或相位成像。
• CD-SEM 的低加速电压是为了表面灵敏度和减少充电，不是因为低电压穿透更深（恰恰相反，穿透更浅）。

自测清单

1. Cp 和 Cpk 的区别是什么？Cpk 明显小于 Cp 说明什么？
2. 控制图上连续多点单调上升，但都没超出控制限，该怎么处理？
3. 写出四探针测薄层电阻的公式（含系数）。
4. 写出 Poisson 良率模型，并解释为什么大芯片良率低。

一句话定位

可靠性是"器件用久了会不会坏"。这一章的三个退化机制（HCI、BTI、TDDB）和一种失效模式（电迁移）是必考内容。

核心概念

HCI（热载流子注入）

• 机理：载流子在漏端高电场区被加速，获得足够能量后越过 Si/SiO₂ 势垒注入栅氧，形成界面态和陷获电荷，导致 Vth 漂移、跨导下降、驱动电流退化。
• 关键特征：由漏端高电场驱动，虽然也受栅压影响，但对栅压极性的依赖不如 BTI 严格。
• 反直觉点（高频考点）：低温下 HCI 反而可能更严重。原因是低温下晶格振动（声子）散射减弱，载流子平均自由程增大，更容易在碰撞前积累到注入所需的能量。
• 永久性：HCI 造成的退化通常比较永久，恢复不明显。

BTI（偏置温度不稳定性）

• NBTI：发生在 PMOS，条件为负栅压。表现为 Vth 绝对值增大（负向漂移）。
• PBTI：发生在 NMOS，条件为正栅压，尤其在高 k 栅介质中更显著。
• 关键特征：强烈依赖栅压极性；温度升高会显著加剧退化；撤去应力后有部分恢复（这是它与 HCI 的重要区别）。
• 机理与栅氧中的缺陷态、氢释放、以及高 k 材料的电荷陷阱有关。

HCI 与 BTI 的区分（经典多选题）

TDDB（时间相关介质击穿）

• 定义：介质在恒定电压下经过一段时间后发生击穿，不可逆，是栅氧和互连介质的主要可靠性问题。
• E 模型：假设击穿源于电场加速的 Si–O 键热化学断裂，寿命满足 ln t ∝ −γE。这是栅氧寿命外推的经典模型。
• 1/E 模型：对应电流驱动（FN 隧穿电流）主导的机理。
• 面积效应（重要）：面积越大，越容易包含薄弱点，寿命通常越短。所以小面积测试结构的寿命不能直接外推到大面积芯片，必须做面积换算。
• 影响因素：电场、温度、介质厚度。

电迁移（EM）与应力迁移

• 机理：高电流密度下，电子流与金属原子碰撞传递动量，推动原子沿电子流方向迁移。结果：上游出现空洞（open），下游出现小丘（hillock，可能短路）。
• 影响因素：电流密度、温度、晶界扩散、界面扩散。先进 Cu 互连中界面扩散（Cu/阻挡层界面）是主要路径，所以界面质量显著影响 EM 寿命。
• 寿命模型（MTF，Mean Time To Failure，平均失效时间）：MTF = A · J⁻ⁿ · exp(Ea/kT)（J 是电流密度，n 通常为 1–2）。
• 注意：线间耦合电容不是电迁移的驱动因素（它影响串扰和动态功耗）——这是常见干扰项。
• 应力迁移（SM）：没有电流，仅由热应力驱动的原子迁移，同样造成空洞。

封装热循环失效

• 根本驱动力：芯片、焊料、基板的热膨胀系数（CTE）不同。温度循环中产生周期性交变剪切应力，导致焊点疲劳裂纹萌生和扩展。
• 加剧因素：CTE 差异增大、温度范围增大、IMC（金属间化合物）层过厚（脆性，成为裂纹路径）。
• 缓解因素：焊点高度增加会提高柔顺性、降低等效剪切应变（注意方向，这是常考的反向选项）。
• 注意：焊料熔点不会因热循环而降低；IMC 通常随老化增厚而非消失。

失效分析工具

• FIB：聚焦离子束，用于定点切样和制备 TEM 样品。
• SEM / TEM：形貌与截面结构观察。
• EMMI（Emission Microscopy，光发射显微镜）/ OBIRCH（Optical Beam Induced Resistance Change，光束诱导电阻变化）：定位漏电和热点。
• SIMS：成分深度分析。

先进器件

• 短沟道效应（SCE）：沟道变短后，栅极对沟道的控制减弱，出现 Vth roll-off（阈值电压随沟道缩短而下降）、DIBL（漏致势垒降低）、穿通（punch-through）。
• FinFET：把沟道立起来做成鳍，栅极三面包裹沟道，大幅改善栅控能力、抑制 SCE，可在更低电压工作。
• GAA（Gate-All-Around，全环绕栅极）/ 纳米片（Nanosheet）：栅极四面环绕沟道，栅控能力最强，是 FinFET 之后的下一代结构。制造难点在于沟道释放（选择性刻蚀牺牲层）和内外侧墙。
• 二维材料（如 MoS₂）：
  • 优点：原子级厚度使沟道极易被栅极控制，有利于抑制短沟道效应。
  • 局限：多数二维材料的室温迁移率通常低于硅；与高 k 介质的界面态和缺陷会显著影响迁移率和可靠性；晶圆级可控制备、单晶质量、低缺陷转移以及与硅工艺的集成仍是核心工程挑战。
  • 重要：目前尚未实现完全兼容的量产，任何说"已完全兼容量产"的选项都是错的。

关键数量关系

• TDDB E 模型：ln t ∝ −γE
• 电迁移寿命：MTF = A · J⁻ⁿ · exp(Ea/kT)
• TDDB 面积效应：面积越大 → 寿命越短

常见题型与答题要点

• 区分题（单选）：HCI vs BTI 的关键实验特征。
• 反直觉题（单选）：HCI 为什么在低温下更严重 → 声子散射减弱、平均自由程增大。
• 机理题（单选）：TDDB 的 E 模型基本假设 → 电场加速的 Si–O 键热化学断裂。
• 多选题：EM 的影响因素；TDDB 的特征（不可逆、面积效应）；封装热疲劳的加剧因素；二维材料的挑战。
• 陷阱：把"线间耦合电容"放进电迁移影响因素；把"焊点高度增加"说成加剧失效；说二维材料"已完全兼容量产"。

易混淆点

• NBTI 在 PMOS（负栅压）、PBTI 在 NMOS（正栅压），不要记反。
• HCI 不可恢复、BTI 部分可恢复。
• HCI 低温更严重、BTI 高温更严重——这两条方向相反，必须分清楚。
• 电迁移由电流密度驱动，应力迁移没有电流。

自测清单

1. HCI 和 BTI 在栅压极性依赖、恢复性、温度依赖上有哪些区别？
2. 为什么 HCI 在低温下反而更严重？
3. TDDB 的 E 模型的假设是什么？面积效应是怎样的？
4. 封装焊点热疲劳的根本驱动力是什么？哪些因素会加剧它？

一句话定位

芯片做完只是"裸片"，还要封装、测试才能变成产品。这一章的题目偏概念，但覆盖面广，靠常识 + 流程记忆就能拿分。

核心概念

封装流程

晶圆测试（wafer sort）→ 划片（dicing）→ 贴片（die attach）→ 引线键合（wire bond）或倒装（flip chip）→ 塑封（molding）→ 植球 → 成品测试（final test）。

先进封装

• 2.5D：芯片通过中介层（interposer）横向互连。
• 3D：芯片垂直堆叠，靠 TSV（硅通孔） 连接。
• Chiplet（芯粒）：把大芯片拆成多个小芯片再封装在一起，提高良率（呼应第 16 章的 Poisson 良率模型：面积小则良率高）、降低成本、便于混用不同工艺节点。

封装测试的设备与耗材

• 晶圆测试三件套：探针台（承片、对准）+ 探针卡（针尖接触焊盘）+ 测试机（ATE，执行测试程序）。
• 分选机（handler）：成品测试阶段把芯片逐颗送入测试位，再按测试结果分档。
• 封装基板与引线框架：芯片对外的"地基"。基板用于高引脚数、高性能芯片，引线框架用于传统引线键合封装。
• 键合丝：引线键合的金属丝（金丝、铜丝），把芯片焊盘与框架或基板连通。

热管理与 PISI

• 热管理：封装的散热路径是"结（junction）→ 壳（case）→ 散热器"，用热阻衡量。热阻越小，散热越好。
• CTE 失配是封装可靠性的核心矛盾（见第 17 章）。
• PI（Power Integrity，电源完整性）：保证电源网络上的电压稳定、压降和噪声在预算内。
• SI（Signal Integrity，信号完整性）：保证信号在传输中不发生过度失真、反射、串扰。

测试工程

• wafer sort（晶圆测试）：用探针卡逐颗测试裸片，标记坏片，避免后续封装浪费。这一步能显著降低成本。
• final test（成品测试）：封装后测试，含功能测试和参数测试。
• ATE（自动测试设备）：执行测试程序。
• 测试覆盖率：测试能覆盖多少故障模型。覆盖率不足 → 逃逸到客户手里的坏品增加。
• DFT（可测性设计）：扫描链、内建自测试（BIST）等，让芯片"自己会做体检"。
• 良率损失的两个层面：功能良率（能不能用）和参数良率（性能是否达标）。

数字 IC 与时序基础

• 建立时间（setup）：数据必须在时钟边沿之前稳定一段时间。
• 保持时间（hold）：数据必须在时钟边沿之后继续保持一段时间。
• setup violation：数据到达太晚 → 需要提高电压、缩短数据路径延迟、降低时钟频率来修复。
• hold violation：数据变化太早 → 插入延迟单元增大数据到达时间；注意 hold 检查与时钟周期基本无关，所以降低频率修不了 hold（这是高频考点）。
• 关键路径（critical path）：决定电路最高工作频率的路径，通常对应 setup slack 最小的路径。
• 时钟树：负责把时钟低偏斜地分发到所有触发器。

超快激光加工（题库小考点）

题库中有一小部分超快激光加工的题目，抓住这几个要点即可：

• 双光子吸收：概率与光强（平方）相关，空间约束强，因此可以只聚焦区域发生反应，用于三维直写。
• 脉冲越窄 → 峰值功率越高（同样的能量集中在更短时间内），越有利于双光子吸收。"脉冲越宽越有利"是错的。
• 冷加工：超短脉冲在热扩散之前就把材料移除，热影响区小。
• 降低热损伤的手段：接近阈值的优化通量、降低重频或提高扫描速度（减少余热叠加）、光束整形改善能量分布。"提高平均功率并降低扫描速度"会加剧热积累，是错的。

常见题型与答题要点

• 时序题（单选）：修复 hold violation 的正确手段 → 插入延迟单元；降低频率无效。
• 定义题（单选）：关键路径 = setup slack 最小的路径。
• 封装题（单选）：热循环裂纹的根本驱动力 = CTE 失配导致的交变剪切应力。
• 多选题：先进封装的形式；测试流程的步骤；PI/SI 的含义。
• 陷阱：把封装的体积、重量、成本因素混进"热应力的根本原因"。

自测清单

1. hold violation 该怎么修？为什么降低频率没用？
2. 焊点热疲劳裂纹的根本驱动力是什么？
3. wafer sort 和 final test 各在什么阶段、目的是什么？
4. 超快激光加工中，脉冲宽度变窄对双光子吸收有什么影响？

一句话定位

前 18 章讲"每道工序怎么做"，这一章讲"出了问题怎么想"：产线上真正拉开差距的，不是知识点多少，而是异常发生时的处理框架——先围堵、再定界、查变更、做验证、闭环收口。这一章也是面试异常排查题的答题骨架。

核心概念

异常处理五步法

1. 围堵：hold 异常批次和可能受影响的在制品（WIP），必要时隔离嫌疑机台，防止问题扩大。
2. 确认量测：复测或交叉量测，排除量测 recipe、抽样变化造成的假报警；工艺波动大时先做 MSA（测量系统分析）。
3. 分层定界：按产品、批、片、die 位置、机台、腔室、时间、班次、材料批次分层，看缺陷 map 和 Pareto，界定是单片、单腔还是系统性问题。
4. 验证根因：围绕最后一个正常点查变更（change point 分析）；用 monitor wafer、split lot、交叉实验验证假设。
5. 闭环处置：产品处置（放行/报废/重测）、机台重新 qualification、用 8D/OCAP 和 SPC/PM 更新防止复发。

先围堵，再查因：异常处理不是一上来找根因，而是先止损并保留现场证据；一上来拆机、改参数会破坏证据，还可能掩盖根因。

相关不等于根因：缺陷与电性坏点位置重合、更换耗材后改善，都只是相关证据；因果关系必须靠分层、交叉实验和 split 验证证明。

控制限不等于规格限（呼应第 16 章）：UCL/LCL 来自稳定过程的统计波动，USL/LSL 来自设计或客户要求；点落在控制限内不代表一定合格，落在规格内也不代表过程稳定。

设备还是材料：2×2 交叉实验

• 先做历史分层：异常只集中在某机台/腔室，还是跨机台但集中在同一材料批次？
• 交叉验证：同一材料分别在正常机台和嫌疑机台运行；不同材料在同一嫌疑机台运行，产品、recipe、前序和量测保持一致。
• 判读：异常随机台走→设备因素；随材料批次走→来料因素；只有特定"机台×材料"组合异常→交互作用或工艺窗口处于边缘。
• 成本高或污染风险大时，先用 monitor wafer 或小批分流；保留原材料样品和设备日志作证据。

工艺窗口与稳健中心

工艺窗口是"多个输入参数波动时，关键输出仍满足规格的可接受区域"，不是单点最优参数。光刻常用曝光剂量—焦距矩阵（focus-exposure matrix）找 CD 与形貌同时合格的区域。量产应把 recipe 中心放在窗口内部、对噪声不敏感的位置，而不是贴着规格边缘追求最高均值；最后用跨片、跨批、跨腔室和材料批次验证。

常见异常的排查切入点

研发转量产与协作

• 转量产的核心是跨设备、批次、材料和时间的重复性：冻结流程与 recipe → 机台 matching（匹配 KPOV 和器件结果，不是复制参数数值）→ 小批验证 Cpk → release 后持续监控。golden wafer 只是校验工具之一，不是量产 ready 的充分条件。
• 与设备工程师协作：把问题定义成可验证事实（如"某腔室某时间后刻蚀速率下降 8%"），PE 提供结果与时间线，EE 提供设备状态，共同建立嫌疑清单按证据排序；维修后 leak check + qualification wafer 逐级放行，避免停在"修好了"。

常见题型与答题要点

• 排查顺序题：先围堵、确认量测，不要先拆机或改参数。
• 因果判断题：相关不等于根因，要分层 + 交叉验证 + split 证明。
• 概念题：控制限 vs 规格限、工艺窗口是区域不是点、matching 匹配结果而非参数。
• 情景多选题：给一个异常场景挑正确动作，干扰项通常是"立即拆机""直接改 recipe""凭一次成分结果定根因"——识别即可排除。

易混淆点

• 围堵不是逃避根因，是为了止损和保留证据。
• qualification 不是"跑一片正常"：要速率、均匀性、形貌、颗粒、电性同时恢复才算。
• MFC、传感器读数正常不能排除设备问题——只说明没有监控到的异常，不能排除传感器偏差和渐进老化。

自测清单

1. 背出异常处理五步法，并说明每一步的目的。
2. 设计一个区分设备与材料因素的 2×2 交叉实验。
3. 未知颗粒的三种 map 形态（固定坐标/边缘环/随机）分别指向什么来源？
4. 为什么 PM 之后不能直接跑产品片？
5. 机台 matching 匹配的到底是什么？

面向 PE/PIE/良率/设备厂工艺岗的技术面，把知识"说出来"同样有方法论。

技术原理题（60–90 秒四步法）：一句话定义 → 用两三点讲机理与关键参数 → 补一句工程影响或排查逻辑 → 面试官追问再展开参数，不要一上来把参数倒完。

异常排查题（90–150 秒五步法）：先围堵并确认量测 → 用 map 和分层数据界定范围 → 查最后正常点与变更点 → 按证据给假设排序 → 用交叉实验/split/PFA 验证，最后 qualification 与产品处置闭环。

项目题（STAR）：情境—任务—行动—结果四段，行动部分突出个人动作与量化结果。没有产线经历就讲方法迁移：确认量测可信、把问题拆成变量、设计对照或 DOE、用数据否定假设、在期限内闭环——不要假装操作过机台。

五类容易被打断的回答：按时间流水账从第一步讲到底；一上来武断猜某个气体或部件；背了很多缩写却说不出它帮助判断什么；全程说"我们"没有个人动作；编造机台实操或量化成果。

术语口径五条提醒：节点名称不等于实际线宽；CD 不只指最小线宽（还包括间距、孔径等关键尺寸）；控制限不等于规格限；相关不等于根因；参数不能脱离材料、机台、膜层和目标机械背诵。

高频追问链示例（光刻 CD 普遍偏大）：先确认量测的是 ADI（显影后）还是 AEI（刻蚀后）、正胶还是负胶 → "剂量增大 CD 一定变小吗"取决于胶型与图形极性 → 全片一致偏移更像系统性参数，中心-边缘差异查涂胶/热板/边缘效应 → 先复测 CD-SEM 排除量测变化。

高质量反问（选 1–2 个真正关心的）：新人先负责哪个模块、前几个月的 qualification 标准是什么？团队做跨模块关联主要用哪些 inline/WAT/PFA 数据？做得好的新人第一年有什么共同点？

指南读完后，回到题库按下面的顺序练习，效果最好：

1. 先练基础模拟题库（模块：材料纯度、半导体基础与 PN 结、MOS 器件与 CMOS 工艺、晶圆制造流程）——把物理概念和整体框架打牢。
2. 再练工艺专项题库（模块 1–15：CMP、PVD、CVD/ALD、介质金属、STI、光刻、刻蚀、等离子体、应力、寄生、整合、氧化扩散注入、清洗、量测良率、可靠性）。
3. 最后做完整模拟考：40 题 / 45 分钟 / 100 分，检验在时间压力下的反应速度。

答题技巧小结：

• 单选题：先排除方向明显相反的选项（例如"低温更快""面积越大良率越高"），剩下的往往就是答案。
• 多选题：注意"不包括""错误的是"这类反向提问。含绝对化表述的选项（"完全兼容""必然""无限"）通常是错的。
• 公式题：先看数量级是否合理。EOT 算出 0.35 nm 这种明显偏小的结果，说明比例写反了。
• 概念题：如果两个选项描述同一件事的"正向"和"反向"，正确答案通常在其中之一。

祝备考顺利。

笔试和面试里常出现"你了解哪些岗位""想做什么方向"的问题。更重要的是：不同工种看题的视角不同——PE 的题偏工艺参数与异常，PIE 的题偏整合顺序与良率，YE 的题偏缺陷与数据。理解这些视角，反过来能帮你猜出出题人想考什么。

工艺岗笔试最常见的三个方向：

• PE（模块工艺）：考单一模块的原理与参数——刻蚀的选择比、CMP 的 Preston 关系、光刻的分辨率公式。本指南第 2–15 章就是按这个视角组织的。
• PIE（整合）：考流程顺序、热预算与异常诊断——"这道工序为什么放在这里""yield 突降先查什么"。
• YE（良率与数据）：考 SPC、Cp/Cpk、缺陷密度与良率模型——第 16 章的核心内容。

面试常问的良率排查思路（最小框架）：先看 SPC 与趋势定位异常工序 → 按批次和设备履历做分割（哪台机台、哪批晶圆）→ 比对缺陷图区分随机与系统性 pattern → 用 split 实验验证根因 → 固化 recipe 或恢复机台。

选择建议：想离工艺原理近、深入单一领域选 PE；想看全局、锻炼跨模块判断选 PIE；喜欢数据与根因分析选 YE 或 FA；想接触产品与客户选 Product Engineer 或 FAE。对应到备考：投 PE 就把对应模块章节吃透，投 PIE 重点掌握第 0 章和第 13 章的整合逻辑。